PAM4 vs NRZ 是什么？高速传输为什么从 NRZ 走向 PAM4？｜技术年份：2021

高速传输接口从 25G、50G、100G、200G 持续走向 400G、800G 与更高带宽后，工程设计面临一个很现实的问题：

如果只是不断提高讯号切换速度，PCB、Connector 与 Cable 还能承受多高的频率？

这正是高速传输逐渐从 NRZ 走向 PAM4 的重要原因之一。

NRZ 使用两个讯号电平传输数据；PAM4 则使用四个不同电平，因此每一个 Symbol 可以承载两个 Bit。这使 PAM4 能在相近的 Symbol Rate／Nyquist Frequency 下，提高每 Lane 能承载的资料率。PCI-SIG 在 PCIe 6.0 采用 PAM4 时，也明确指出 PAM4 能在维持与 NRZ 相同 Nyquist Frequency 的情况下，将数据率提高一倍。

但 PAM4 并不是单纯「比 NRZ 更快、更好」。

它用较低的频率压力换取更小的电压 Margin、更复杂的 Signal Integrity、Equalization 与 FEC 要求。

因此真正的问题不是：

PAM4 和 NRZ 哪一个比较好？

而是：

在指定 Data Rate、Channel Loss、Reach、Power 与 Signal Integrity 条件下，哪一种 Signaling Method 更适合？

NRZ 是什么？

NRZ 是：

Non-Return-to-Zero

在高速 Serial Interface 中，可以简化理解为使用两个讯号状态：

Low
High

分别代表 Binary Data：

0
1

因此 NRZ 每一个 Symbol 可以承载：

1 Bit

例如一条约 25 GBaud 的 NRZ Lane，可以形成约 25 Gb/s 等级的数据传输能力。

Ethernet Alliance 的高速 Ethernet Roadmap 即呈现，高速 Ethernet 世代曾广泛使用约 25Gb/s per Lane 的 NRZ，之后再逐步转向更高数据率的 PAM4。

PAM4 是什么？

PAM4 全名为：

Pulse Amplitude Modulation 4-Level

与 NRZ 的两个电平不同，PAM4 使用：

4 个不同的振幅电平

来传递信息。

四个状态可以表示：

00
01
10
11

因此每一个 Symbol 可以携带：

2 Bits

这里有一个很常见的误解：

PAM4 的「4」不是每 Symbol 传 4 Bits。

因为四种状态所能表示的信息量是：

2 Bits per Symbol

也就是：

2² = 4 个状态

PCI-SIG 对 PAM4 的官方说明同样指出，NRZ 使用两个 Signaling Levels，而 PAM4 使用四个 Levels，因此可以在一个 Serial Channel 的相同时间中承载两个 Bit。

PAM4 vs NRZ 快速比较

项目	NRZ	PAM4
讯号电平数	2	4
每 Symbol 信息量	1 Bit	2 Bits
Eye Diagram	1 个 Eye	3 个 Eyes
相同 Data Rate 所需 Symbol Rate	较高	约可降低一半
Channel Frequency 压力	较高	相对降低
Voltage Margin	较大	较小
Noise Sensitivity	相对较低	相对较高
Signal Integrity 难度	较低	较高
FEC 需求	视界面而定	高速应用通常更重要
常见高速世代	10G／25G Lane 等	50G／100G／更高速 Lane
主要优势	架构较单纯、Margin较大	提高每 Lane Data Rate
主要代价	高速率时带宽压力增加	设计与测试复杂度提高

因此 PAM4 的价值并不是「四个电平比较先进」，而是：

利用更多电平，提高每一个 Symbol 所能携带的信息量。

为什么高速传输不能一直使用 NRZ？

假设原本有一条：

25 Gb/s NRZ

如果想把数据率直接提高到：

50 Gb/s NRZ

最直接的方法就是让 Signal Transition 更快，提高 Symbol Rate。

但问题是：

频率越高，Channel Loss 通常越严重。

高速讯号必须经过：

SerDes
→ PCB Trace
→ Connector
→ Cable
→ Connector
→ PCB
→ Receiver

当 Frequency 持续提高，整条 Channel 对以下因素会越来越敏感：

• Insertion Loss
• Return Loss
• Crosstalk
• Connector Discontinuity
• PCB Material Loss
• Cable Loss
• Jitter
• Equalization

也就是上一篇 Signal Integrity 所讨论的问题。

所以高速系统如果永远只靠：

提高 NRZ Baud Rate

来增加 Data Rate，PCB、Connector 与 Cable 的 Channel Budget 会越来越难维持。

PAM4 如何解决带宽问题？

PAM4 的核心优势，就是：

一个 Symbol 传 2 Bits。

因此概念上，如果要传送相同数据量：

NRZ

1 Symbol = 1 Bit

PAM4

1 Symbol = 2 Bits

假设需要约 56 Gb/s 的数据率：

NRZ 可能需要接近：

56 GBaud

而 PAM4 则可以利用大约：

28 GBaud

达到相近的数据能力。

OIF 在早期 56G Electrical Interface 技术展示中即说明，PAM4 因为每 Symbol 编码两个 Bit，因此 56Gb/s Data Stream 可以使用约 28 GBaud 的 Signaling Rate，而不必直接采用 56 GBaud NRZ。

这就是 PAM4 最重要的工程意义：

提高 Data Rate，但不必让主要讯号频率与 Baud Rate 等比例增加。

Nyquist Frequency 为什么很重要？

对高速 Transmission Channel 而言，Frequency 越高，通常代表：

PCB Loss 更高
Cable Loss 更高
Connector Design 更困难
Channel Reach 更难维持

PCIe 是非常清楚的例子。

PCIe 5.0 使用：

32 GT/s NRZ

其 Nyquist Frequency 为：

16 GHz

PCIe 6.0 则提高到：

64 GT/s PAM4

但因 PAM4 每 Symbol 可以承载两个 Bit，因此仍可以在：

16 GHz Nyquist Frequency

下完成数据率加倍。

PCI-SIG 明确将这项能力列为 PCIe 6.0 采用 PAM4 的主要原因之一。

也就是：

PCIe 5.0
32 GT/s NRZ
→ 16 GHz Nyquist

PCIe 6.0
64 GT/s PAM4
→ 16 GHz Nyquist

这不是代表 Channel 不需要升级，而是 PAM4 避免了如果直接使用更高速 NRZ 时，必须面对更高 Nyquist Frequency 的巨大 Channel Loss 压力。

那为什么以前不用 PAM4？

因为 PAM4 有代价。

如果只比较讯号本身：

NRZ 比 PAM4 简单。

NRZ 只有：

High / Low

两个主要 Signal Levels。

而 PAM4 必须精确判读：

四个不同 Voltage Levels

这表示 Receiver 的判断 Margin 变小。

所以只要 Channel 出现：

• Noise
• Crosstalk
• Reflection
• Jitter
• Distortion
• Non-Linearity

PAM4 受到的影响通常会更加明显。

因此只有当 Data Rate 持续增加，使 NRZ 的 Frequency／Channel Loss 问题变得更严重后，PAM4 的整体 Trade-off 才越来越具有价值。

为什么 NRZ 只有一个 Eye，而 PAM4 有三个 Eyes？

高速讯号通常会利用：

Eye Diagram

观察 Signal Quality。

NRZ

因为只有两个主要电平：

0
1

所以 Eye Diagram 形成：

1 个 Eye

PAM4

因为有四个 Voltage Levels：

Level 0
Level 1
Level 2
Level 3

四层之间会形成：

3 个 Eyes

PCI-SIG 也指出，NRZ Eye Diagram 主要形成一个 Eye，而 PAM4 则形成三个 Eyes；相同整体 Voltage Amplitude 必须分配给三个 Eye，因此每一个 Eye 的垂直 Margin 会缩小。

这也是 PAM4 比 NRZ 更容易受到 Noise 与 Distortion 影响的重要原因。

PAM4 是把电压提高四倍吗？

不是。

PAM4 并不是把：

0 / 1

变成四倍电压。

它是在可用 Voltage Swing 中建立：

四个可辨识的 Amplitude Levels。

因此最大的问题反而是：

原本 NRZ 的一个大 Eye，被分成 PAM4 的三个较小 Eyes。

这代表：

Vertical Eye Margin 下降

Receiver 必须更精确地判断讯号落在哪一个 Level。

因此 PAM4 对：

• Transmitter Linearity
• Receiver Sensitivity
• Equalization
• Crosstalk
• Noise
• Jitter

的要求都会提高。

PAM4 为什么需要 FEC？

PAM4 的 Signal Level 更密集，因此对 Noise 与 Channel Distortion 更敏感。

当 Raw Bit Error Rate 提高后，高速系统通常会搭配：

FEC（Forward Error Correction）

利用额外 Error Correction Mechanism 修正一定程度的传输错误。

PCIe 6.0 正式导入 PAM4 时，即同时加入：

**Lightweight FEC

• CRC
• Flit-based Encoding**

以控制 PAM4 所带来的 Bit Error Rate 挑战，同时维持低延迟。PCI-SIG 于 2022 年正式发布 PCIe 6.0 时，即将 PAM4 与 FEC 列为主要技术变革。

但需要特别注意：

FEC 不是拿来取代 Signal Integrity Design。

如果 Cable、Connector 或 PCB Channel 本身已经严重失真，不能单纯依赖 FEC 解决所有问题。

正确方法仍然是：

SI Design + Equalization + FEC

共同建立完整的 Link Margin。

NRZ 到 PAM4 的演进不是「完全取代」

高速传输从 NRZ 走向 PAM4，不代表：

NRZ 已经落伍。

不同 Reach、Power、Latency 与 Channel Condition，仍可能适合不同 Modulation。

OIF 在 2018 年 1 月 16 日正式发布 CEI 4.0 56Gb/s Electrical Interface 时，就同时包含：

CEI-56G-USR-NRZ
CEI-56G-XSR-NRZ

以及：

CEI-56G-VSR-PAM4
CEI-56G-MR-PAM4
CEI-56G-LR-PAM4

也就是说，即使在同一个 56G SerDes 世代，产业也不是简单宣布：

「NRZ 全面改成 PAM4。」

而是依：

Reach
Channel Loss
Power
Latency
Application

选择更适合的 Signaling Method。

因此更精确的说法应该是：

随着 Lane Rate 提升，PAM4 在需要降低 Symbol Rate 与 Channel Frequency 压力的高速应用中逐渐成为重要主流方案，但 NRZ 仍有其适用场景。

Ethernet 为什么大量采用 PAM4？

Ethernet 长期提升带宽的方法主要包括：

增加 Lane 数
＋
提高每 Lane Data Rate

早期高速 Ethernet 常见：

25G/Lane NRZ

当产业进一步走向：

50G/Lane

时，PAM4 开始成为非常重要的技术。

Ethernet Alliance 2020 Roadmap 即清楚呈现高速 Ethernet Signaling 从：

25Gb/s per Lane NRZ

往：

50Gb/s per Lane PAM4

演进。

这进一步支援：

50G Ethernet
100G
200G
400G

以及后续更高速 Ethernet 架构。

QSFP28、QSFP56 和 PAM4 有什么关系？

这也是实际高速 Cable 选型很重要的一环。

QSFP28

代表性的 100G 架构通常可以简化理解成：

4 × 25G NRZ
≈ 100G

QSFP56

则常见：

4 × 约 50G PAM4
≈ 200G

因此 QSFP56 虽然仍然使用：

4 Lane

但透过每 Lane 导入约 50G PAM4，总带宽可以从 QSFP28 世代常见的 100G 提升至 200G。

SyncTronics 现有 QSFP56 200G 高速传输线产品即采四信道高密度接口架构，每个 Channel 常见约 50G 等级 PAM4 Signaling，形成最高约 200G 的高速互连架构。

所以从 QSFP28 到 QSFP56 的核心演进之一，可以理解为：

Lane 数没有增加，但每 Lane 的数据能力提高。

PAM4 对 Cable 有什么影响？

PAM4 降低了为达到相同 Data Rate 所需的 Symbol Rate，但不代表 Cable Design 变得更简单。

反而因为 PAM4 Voltage Margin 较小，Cable Channel 必须更仔细控制：

• Insertion Loss
• Return Loss
• Crosstalk
• Characteristic Impedance
• Differential Pair Balance
• Skew
• Connector Transition
• Shielding
• Manufacturing Consistency

因此 PAM4 与上一篇 Signal Integrity 的技术主题具有直接关系。

一条 Cable 即使可以：

正常导通

也不代表它能在 PAM4 高速 Channel 下维持足够的 Eye Opening 与 Signal Margin。

PAM4 对 Connector 有什么影响？

Connector 同样是完整高速 Channel 的一部分。

当讯号采用 PAM4 后，较小的 Signal Margin 使 Connector 的：

• Contact Geometry
• Pin Assignment
• Differential Pair Routing
• Ground Arrangement
• Impedance Continuity
• Crosstalk
• PCB Launch

变得更加重要。

如果 Connector Transition 造成较大的：

Reflection

或：

Crosstalk

即使 Cable 本体具有良好性能，完整 Channel 仍可能无法符合规格要求。

因此高速 Interconnect 的核心应该是：

SerDes + PCB + Connector + Cable + Receiver

一起评估。

PAM4 对 Signal Integrity 为什么要求更高？

可以从两个方向理解。

PAM4 的优势

降低达成相同 Data Rate 所需要的 Symbol Rate，因此有利于降低高频 Channel Loss 压力。

PAM4 的代价

四个 Signal Levels 让每一个 Decision Margin 变小，因此对 Noise、Reflection、Crosstalk 与 Distortion 更敏感。

所以 PAM4 并不是让 Signal Integrity 问题消失。

而是：

把部分 Frequency / Bandwidth 问题，转换成更严格的 Signal Quality、Linearity、Equalization 与 Error Correction 问题。

这就是 PAM4 最重要的 Engineering Trade-off。

PAM4 和 Baud Rate、Bit Rate 有什么不同？

这三个概念经常被混在一起。

Bit Rate

代表：

每秒传送多少 Bit。

例如：

50 Gb/s

Baud Rate / Symbol Rate

代表：

每秒传送多少 Symbol。

NRZ：

1 Symbol = 1 Bit

因此概念上：

25 GBaud ≈ 25 Gb/s

PAM4：

1 Symbol = 2 Bits

因此概念上：

25 GBaud ≈ 50 Gb/s

所以不能直接把：

Gb/s

与：

GBaud

视为同一件事。

PAM4 的速度是不是永远是 NRZ 的两倍？

也不是。

「两倍」描述的是：

在相同 Symbol Rate 下，PAM4 每 Symbol 能携带 NRZ 两倍的信息量。

但实际 Interface Data Rate 还会受到：

• Encoding
• FEC
• Protocol Overhead
• Lane Count
• SerDes Architecture
• PHY Specification

影响。

因此产品规格不能单纯看到 PAM4 就直接乘以二。

还是应以正式 Interface Specification 为准。

NRZ 与 PAM4 在工程选型上怎么判断？

可以用以下逻辑理解：

评估条件	NRZ 较有优势	PAM4 较有优势
架构简单度	✓
Voltage Margin	✓
较低 Receiver Complexity	✓
相同 Baud Rate 的 Data Rate		✓
降低高频 Channel 压力		✓
高 Lane Rate 扩展能力		✓
FEC／DSP需求	通常较低	通常较高
高速 SI 设计复杂度	较低	较高

但真正的工程选型不能只看 Modulation。

仍需同步考虑：

**Data Rate

• Reach
• Channel Loss
• Cable Length
• Connector
• Power
• Latency
• BER Requirement
• Cost**

PAM4 在 AI 数据中心为什么越来越重要？

AI Infrastructure 需要大量：

GPU
NIC / DPU
Switch
Server
Rack

之间进行高速数据交换。

当网络从：

100G
→ 200G
→ 400G
→ 800G

持续增加后，只靠增加 Lane 数会造成：

• Connector Pin 数增加
• Cable 数量增加
• Port Density 降低
• PCB Routing 更复杂
• Power 与 Thermal 压力增加

因此提高：

Data Rate per Lane

就变得非常重要。

PAM4 正是在这个演进过程中，让高速 Interface 能在不让 Symbol Rate 等比例增加的条件下，提高每一 Lane 的资料能力。

PCI-SIG 也将 PCIe 6.0 的 PAM4 应用直接对应到 Data Center、AI／ML 与 HPC 等高带宽应用。

PAM4 之后还会继续使用吗？

PAM4 并不是高速传输的终点。

当 Lane Rate 继续提升时，产业仍需要持续评估：

• Higher-Order Modulation
• Stronger FEC
• Advanced Equalization
• Better PCB Materials
• Lower-Loss Connectors
• Improved Copper Cable
• Optical Interconnect
• Co-Packaged Optics

但是 PAM4 已经成为高速 Electrical 与 Optical Interconnect 演进中非常重要的一个技术阶段。

尤其从：

50G/Lane
→ 100G/Lane
→ 更高速 SerDes

的发展过程，可以看到高速传输已经不能只依赖「提高 Clock／Baud Rate」，而必须同时利用：

**Modulation

• Signal Integrity
• FEC
• Channel Engineering**

共同增加有效带宽。

PAM4 vs NRZ 核心结论

如果只记住最重要的几件事：

NRZ 使用两个讯号电平，每 Symbol 传送 1 Bit。

PAM4 使用四个讯号电平，每 Symbol 传送 2 Bits。

因此在相同 Symbol Rate 下：

PAM4 可以提供约两倍的资料承载能力。

这让高速 Interface 能在提高 Data Rate 的同时，避免 Nyquist Frequency 与 Channel Bandwidth Requirement 等比例增加。

但代价是：

Eye Margin 更小
Noise Sensitivity 更高
Signal Integrity 更困难
Equalization 与 FEC 更重要

所以高速产业从 NRZ 走向 PAM4，并不是因为 NRZ「不好」，而是：

当每 Lane Data Rate 持续增加后，单纯提高 NRZ Symbol Rate 所带来的 Channel Loss 与带宽压力越来越高，而 PAM4 提供了另一条提高数据密度的工程路径。

真正的高速互连设计，最终仍然必须回到：

**Modulation

• Lane Rate
• Signal Integrity
• Cable
• Connector
• Complete Channel**

整体评估。

SyncTronics 解决方案

高速传输接口从 NRZ 走向 PAM4 后，Cable 与 Connector 的设计不能只确认接口外型与标称速率，还需要同步评估 Lane Rate、Characteristic Impedance、Insertion Loss、Return Loss、Crosstalk、线长与设备兼容性。SyncTronics 现有高速传输产品涵盖 SFP28、QSFP28、QSFP56、Mini-SAS HD 与 PCIe 等高速 Cable，可依设备端口、传输速率与项目需求协助进行 Cable Assembly 与电子互连方案评估。

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